KI entwirft nun Chips: EDA-Riesen starten den Agenten-Krieg, chinesische Anbieter sehen eine Chance

Synopsys, Cadence und Siemens EDA buhlen darum, agentische KI in ihre Chipdesign-Tools zu integrieren. Für chinesische Anbieter, die durch Exportkontrollen ausgeschlossen sind, könnte dieser architektonische Wandel die lang ersehnte Chance sein.

In einfachen Worten: Die Software, die zur Entwicklung von Computerchips verwendet wird, wird KI-nativ. Auf der DAC 2026 (Design Automation Conference) präsentierten die drei dominierenden westlichen EDA-Unternehmen konkurrierende agentische KI-Strategien – und dieselben Exportbeschränkungen, die China den Zugang zu ihrer neuesten Software verwehrten, könnten möglicherweise unbeabsichtigt Raum für chinesische Alternativen im neuen Paradigma geschaffen haben.

Pandaily (14. Aug.) berichtet, dass Synopsys, Cadence und Siemens EDA auf der DAC 2026 jeweils unterschiedliche agentische KI-Produkte vorstellten: Synopsys führte eine L1-zu-L5-Designautonomie-Leiter (analog zu den Autonomiegraden von selbstfahrenden Autos) ein; Cadence präsentierte AuraStack, einen „Super-Agenten“ für die Chipentwicklung; Siemens EDA startete Fuse, einen physikalisch verifizierten Agenten. Der Wettbewerbsdruck kommt sowohl von den Mitbewerbern als auch von einer neuen Generation KI-nativer EDA-Startups, die nicht durch veraltete Tool-Architekturen belastet sind.

Ein bemerkenswerter Datenpunkt der Konferenz: Kimis K3-Modell entwarf einen Chip 48 Stunden lang autonom – eine frühe, aber konkrete Demonstration dessen, wie KI-gesteuerte Designs in der Praxis aussehen.

Die Exportkontroll-Dimension ist bedeutend. US-Beschränkungen beim Verkauf fortschrittlicher EDA-Tools an chinesische Halbleiterfabriken haben chinesische Chipdesigner dazu gedrängt, einheimische Toolchains zu entwickeln. Wenn der Übergang zu KI-nativen EDA-Tools das Spielfeld neu ordnet, haben chinesische Anbieter ein ungewöhnliches Zeitfenster, um im neuen Paradigma zu konkurrieren, statt im alten aufzuholen.

Technische Details: EDA gehört zu den komplexesten Softwarebereichen überhaupt. Ein Chip-Design-Prozess umfasst Synthese, Platzierung und Verdrahtung, Timing-Optimierung, DRC (Design Rule Checking) und Verifizierung – historisch gesehen jeweils spezialisiertes Fachwissen, das Wochen in Anspruch nimmt. KI-Agenten, die Timing optimieren, Routing-Vorschläge machen oder DRC-Verletzungen automatisch erkennen, könnten Designzyklen deutlich verkürzen. Synopsys’ L1-L5-Leiter ist das deutlichste Signal dafür, dass die etablierten Anbieter volle Autonomie als Endzustand und nicht nur als Feature sehen.

Was bedeutet das: Die etablierten EDA-Anbieter verfügen über einen 30-jährigen Wettbewerbsvorteil bei der Kompatibilität mit Prozessknoten und Kundenintegrationen. Doch KI-native Tools für fortschrittliche Knoten tragen diese Altlasten nicht – sie starten von Grund auf neu. Die 48-Stunden-Demo von Kimi K3 ist ein Machbarkeitsnachweis; entscheidend ist nun, ob sie Timing optimiert und DRC auf einem echten Knoten besteht. Achten Sie auf Ankündigungen chinesischer EDA-Anbieter zu bedeutenden Fähigkeiten auf der nächsten großen Halbleiterkonferenz.